在2019年，英特尔将使用公司称为Foveros的新3D堆叠技术来运送芯片。Foveros允许将复杂的逻辑管芯彼此堆叠，从而提供了更大的能力来混合和匹配处理器组件与最佳制造工艺。
层叠封装堆叠已经在片上系统世界中司空见惯。通常，这涉及将内存包粘贴到处理器的顶部，两者之间可能有数百个连接。连接的大小和性能限制了该技术的应用。使用Foveros，互连将使用蚀刻的硅(就像EMIB一样)来实现更多的互连，并以更高的速度运行。
Foveros继承了英特尔的EMIB(嵌入式多管芯互连桥)技术。在Kaby Lake-G处理器中发现了EMIB，该处理器在一个封装中包含一个Intel CPU，AMD GPU和一大块第二代高带宽内存(HBM)。与在GPU和传统GDDR之间使用数百个互连相比，HBM通过在GPU和其内存之间使用数千个互连来实现其高带宽。Kaby Lake-G芯片使用EMIB提供此连接。
代替EMIB的硅桥，Foveros在芯片表面上使用了成千上万个“微凸点”，在堆叠的零件之间直接进行了面对面的连接。芯片所连接的中介层不仅是像EMIB那样具有一定痕迹的惰性硅，而且是具有自身逻辑并内置了逻辑的芯片。
Foveros的高性能意味着核心处理器组件可以分布在不同的芯片之间。例如，高性能CPU内核可能建立在最高性能的10纳米工艺上。但是I / O连接(集成的USB，Wi-Fi，以太网，PCIe)并不需要所有性能，因为它受到必须支持的物理接口的限制。因此，在芯片的这一部分使用低功耗14nm甚至22nm工艺可能更有意义。性能仍将足够好，但是与必须使用与逻辑相同的高性能过程相比，其功耗或成本要低得多。同样，模拟组件(用于Wi-Fi和蜂窝连接)在不同的工艺，不同的晶体管设计中是最佳的。Foveros意味着处理器可以集成这些组件，
使用EMIB，这些不同的组件可以紧密地并排封装在一起。Foveros将其纳入了三维，从而实现了更高的密度和更少的占地面积。英特尔预计，不同的CPU任务将越来越多地分成小芯片，然后以混合匹配的方式组合在一起以制成成品芯片。低功耗组件(例如I / O和电源传输)将被放置在基础裸片中，而高性能逻辑将堆叠在顶部。
英特尔表示，Foveros产品将于2019年下半年上市，并且该技术已准备好面向大众市场生产-不仅是专用或定制的处理器，而且是主流CPU。首批产品将使用该公司的22FFL(FinFET低功耗)工艺，将10nm计算逻辑堆叠在基础芯片的顶部，并以封装上封装的内存作为补充。10nm部件将同时包含Sunny Cove高功率内核和四个Atom内核，这是现代ARM处理器所熟悉的样式：轻型工作负载将能够使用低功耗Atom内核，但是Sunny Cove可以通电用于计算量更大的任务。该芯片将针对处理器尺寸为12×12×1mm且待机功率为2mW的超移动系统。
英特尔并不是唯一要对处理器的不同位使用不同进程的公司。AMD已经宣布其下一代Zen 2处理器将把其CPU逻辑与I / O分开。CPU逻辑将位于基于7nm工艺的小芯片上。但是其他所有东西，包括PCIe，DDR，USB，SATA，都将在单独的14nm I / O芯片上。AMD可能会在Zen 2上使用传统的多芯片模块。不同的零件都将连接到将它们连接在一起的PCB。
